Phil,<div><br></div><div>OK  - Thanks.</div><div><br></div><div>73's,</div><div>John</div><div><br><div class="gmail_quote">On Wed, Mar 21, 2012 at 6:30 PM, Phil Harman <span dir="ltr"><<a href="mailto:phil@pharman.org">phil@pharman.org</a>></span> wrote:<br>

<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Hi John,<br>
<br>
The C122_clk on Penny(lane) is 122.88MHz. V1.6 is the latest version.<br>
<br>
I'll need to check the ADC code and get back to you.<br>
<br>
73 Phil....<br>
<br>
<br>
> ***** High Performance Software Defined Radio Discussion List *****<br>
<div><div class="h5">><br>
> HPSDR,<br>
><br>
> Upon examination of the RTL in Quartus-II for C122_CLK for Penny(Lane) - I<br>
> don't explicitly see the method in which the 122.88 MHz clk is divided by<br>
> 10 so that the system clk is<br>
> 12.288 MHz - can someone point out where this divide by 10 is?  Looking at<br>
> the RTL shows the fan-out to be 212 and it is being fed from the pin<br>
> directly into the clks for the internal logic on PennyLane.<br>
> Note I am looking at version 1.6 of the PnennyLane verilog.<br>
><br>
> So, unless that clk is being divided prior to the pin on PennyLane -<br>
> C122_CLK is running at 122.288 MHz (125 MHz?) internal to the FPGA.  Is<br>
> the<br>
> divide by 10 external to the FPGA?<br>
><br>
> Another question if it is OK - I see that the AIN1, AIN2, and AIN5 pins on<br>
> the ADC are going through 2 D FF's - and the code says to use nCS to latch<br>
> that data - is it always latched on every read or do you have to<br>
> explicitly<br>
> toggle the nCS?  I see the ADC state machine seems to to this - but just<br>
> wanted to ask what the thinking was on the ADC state machine is that was<br>
> OK.<br>
><br>
> 73's,<br>
> John<br>
> AJ6BC<br>
</div></div>> _______________________________________________<br>
> HPSDR Discussion List<br>
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<br>
<br>
</blockquote></div><br></div>