<HTML><HEAD></HEAD>
<BODY dir=ltr>
<DIV dir=ltr>
<DIV style="FONT-SIZE: 10pt; FONT-FAMILY: 'Arial'; COLOR: #000000">
<DIV>Hi Vasiliy,</DIV>
<DIV> </DIV>
<DIV>Nothing wrong with that approach. You will need to set the sampling rate in 
the C&C bits to 96k even though the data is being sent at 384k.  I’d 
estimate about 5 mins work + compile time. </DIV>
<DIV> </DIV>
<DIV>The Polyphase FIR in the FPGA is quite efficient in terms of  number 
of gates it uses so I’m not sure you will save much in the way of space.</DIV>
<DIV> </DIV>
<DIV>We do something similar on Tx i.e. the FIR is done in the PC and the CIC 
interpolating filters are in the FPGA.</DIV>
<DIV> </DIV>
<DIV>My personal preference is to send raw ADC samples to the PC, or a dedicated 
single board computer (SBC), and do ALL the processing there <IMG 
class="wlEmoticon wlEmoticon-smile" 
style="BORDER-TOP-STYLE: none; BORDER-LEFT-STYLE: none; BORDER-BOTTOM-STYLE: none; BORDER-RIGHT-STYLE: none" 
alt=Smile src="cid:3ADB98B88C2749BAB26A214170EA3781@ShackPC">.</DIV>
<DIV> </DIV>
<DIV>A very interesting experiment, let us know how you go.</DIV>
<DIV> </DIV>
<DIV>73 Phil....VK6PH</DIV>
<DIV> </DIV>
<DIV> </DIV>
<DIV 
style="FONT-SIZE: small; FONT-FAMILY: 'Calibri'; FONT-WEIGHT: normal; COLOR: #000000; FONT-STYLE: normal; TEXT-DECORATION: none; DISPLAY: inline">
<DIV style="FONT: 10pt tahoma">
<DIV> </DIV>
<DIV style="BACKGROUND: #f5f5f5">
<DIV style="font-color: black"><B>From:</B> <A title=gokoyev+k3it@gmail.com 
href="mailto:gokoyev+k3it@gmail.com">k3it</A> </DIV>
<DIV><B>Sent:</B> Sunday, September 22, 2013 10:32 AM</DIV>
<DIV><B>To:</B> <A title=hpsdr@lists.openhpsdr.org 
href="mailto:hpsdr@lists.openhpsdr.org">HPSDR list</A> </DIV>
<DIV><B>Subject:</B> [hpsdr] filtering options in FPGA</DIV></DIV></DIV>
<DIV> </DIV></DIV>
<DIV 
style="FONT-SIZE: small; FONT-FAMILY: 'Calibri'; FONT-WEIGHT: normal; COLOR: #000000; FONT-STYLE: normal; TEXT-DECORATION: none; DISPLAY: inline">***** 
High Performance Software Defined Radio Discussion List *****<BR><BR>
<P>
<HR>

<DIV dir=ltr>Does anybody know how big of an effort would be to modify the 
current Hermes firmware to send the RX streams after the CIC filters and exclude 
all FIR processing?   I'd like to run an experiment with implementing 
a decimating FIR filter on the PC. 
<DIV> </DIV>
<DIV>For example I'd like CIC decimate to 384k in FPGA and then CFIR decimate by 
4 on the PC to get 96k finished spectrum.  is there anything wrong with 
this approach?</DIV>
<DIV> </DIV>
<DIV>I want to do this for two reasons <BR></DIV>
<DIV>- get feet wet with Verilog </DIV>
<DIV>- see how much FPGA space can be recovered by moving part of the processing 
to the PC</DIV>
<DIV> </DIV>
<DIV>-- </DIV>
<DIV>73! Vasiliy K3IT</DIV></DIV>
<P>
<HR>
_______________________________________________<BR>HPSDR Discussion List<BR>To 
post msg: hpsdr@openhpsdr.org<BR>Subscription help: 
http://lists.openhpsdr.org/listinfo.cgi/hpsdr-openhpsdr.org<BR>HPSDR web page: 
http://openhpsdr.org<BR>Archives: 
http://lists.openhpsdr.org/pipermail/hpsdr-openhpsdr.org/</DIV></DIV></DIV></BODY></HTML>